Analog Design Engineer II

负责高速SerDes接口电路的设计、仿真与验证；制定IC模块性能规格并完成设计文档；支持芯片测试、实验室调试及性能验证。

Design Engineer II

Cadence南京前端设计工程师，专注消费类PHY物理IP RTL实现，理解综合、约束生成、功耗管理，与全球验证及后端团队协作。

Layout Designer

Principal Product Engineer - Memory IP

Cadence招聘内存IP产品工程师，负责DDR5/HBM等内存子系统产品硅前集成、客户支持、RTL仿真及时序收敛。要求电子/计算机工程本科7年或硕士5年以上经验，熟悉Verilog RTL设计和综合

Lead Design Engineer

Cadence南京高级前端设计工程师，参与eUSB2v2、USB4-PHY、PCIe、ONFI、eDP/DP、SATA等高性能物理IP开发，负责架构到RTL实现及低功耗设计，需中英文沟通。

Product Engineer II - Memory IP

加入Cadence的Memory IP团队，负责DDR/LPDDR/HBM/GDDR等内存PHY产品的客户技术支持和系统集成工作。主要职责包括售前客户对接、子系统集成测试、复杂应用问题分析、RTL/门